TSMC在今年的OFC、ECTC、VLSI等大會(huì)上先后報(bào)道了其硅光平臺(tái)的最新進(jìn)展，包括不同耦合方案的技術(shù)細(xì)節(jié)與實(shí)測(cè)結(jié)果，展示了其COUPE平臺(tái)的技術(shù)優(yōu)勢(shì)與發(fā)展方向。小豆芽這里匯總下相關(guān)信息，方便大家參考。從上述頂會(huì)的分類也可以看出，臺(tái)積電硅光平臺(tái)的研發(fā)涉及光學(xué)、封裝、電學(xué)等方向。臺(tái)積電內(nèi)部是由多個(gè)團(tuán)隊(duì)在共同開發(fā)硅光平臺(tái)，在不同文章中涉及到多個(gè)關(guān)鍵詞，這里先統(tǒng)一羅列出來(lái)，方便后續(xù)的閱讀。COUPE平臺(tái)的cross-section如下圖所示，PIC的substrate被去除掉，芯片只剩下幾微米厚，并且在PIC內(nèi)加工出TDV, 用于電信號(hào)在垂直方向的傳輸。PIC內(nèi)含有6層金屬(一般硅光平臺(tái)為兩層金屬)，走線資源比較豐富，并在光柵耦合器對(duì)應(yīng)的背面位置處加工出一層反射金屬，用于提高其耦合效率。EIC與PIC通過(guò)hybrid-bonding的方式集成在一起(SoIC bonding)。由于EIC-PIC混合集成后的die厚度較小，需要在EIC背面鍵合一個(gè)輔助的硅片, 其厚度為800um，用于解決芯片的翹曲問(wèn)題。此外，在硅片上表面還可以加工出微透鏡結(jié)構(gòu)，對(duì)光柵耦合器發(fā)出的光束進(jìn)行整形。COUPE的光柵耦合方案，如下圖所示，利用PIC背面的金屬層作為反射層(metal reflector)，增加GC的耦合效率。在硅片表面加工出微透鏡結(jié)構(gòu)，對(duì)光束進(jìn)行整形。光束傳播到片外后，再借助于反射鏡將光束偏折到水平方向，進(jìn)入到光纖陣列(FAU)中。反射鏡可以將不同位置的光束都反射到同一個(gè)FAU不同高度的光纖中，從而實(shí)現(xiàn)多排光纖的耦合，提高帶寬密度。該雙排FAU也是由TSMC加工。引入背面的metal reflector后，光柵的耦合效率可提高約0.5dB, 如下圖所示。由于輔助硅片的厚度較厚，需要精心設(shè)計(jì)光柵的發(fā)射角、微透鏡的曲率、多層抗反射膜的厚度等。最終，整個(gè)光柵耦合方案的耦合損耗為1.2dB, 1dB帶寬為25nm。引入微透鏡與反射鏡這些光器件后，并沒(méi)有導(dǎo)致光柵耦合損耗的降低，1dB帶寬提高了5nm。依賴于TSMC良好的工藝控制能力，整個(gè)wafer內(nèi)GC的中心波長(zhǎng)可以控制在1.7nm以內(nèi)。進(jìn)一步，TSMC對(duì)該耦合方案進(jìn)行了可靠性測(cè)試實(shí)驗(yàn)，測(cè)試項(xiàng)包括DH(damp heat，高溫高濕)、HTS(high temperature storage, 高溫存儲(chǔ)測(cè)試)、MR(multi-reflow, 多次回流焊)和TC(temperature cycling, 熱循環(huán))等。測(cè)試結(jié)果如下圖所示，耦合損耗整體的劣化小于0.25dB。在去年的IEDM會(huì)議上(TSMC硅光平臺(tái)COUPE的最新進(jìn)展)，TSMC公布過(guò)edge coupler相關(guān)的耦合方案細(xì)節(jié)，今年的ECTC會(huì)議上則展示了更多的測(cè)試結(jié)果，小豆芽此前對(duì)一些數(shù)據(jù)的疑惑可以得到解釋。為了與GC方案加以區(qū)分，TSMC將edge coupler的解決方案命名為EPIS-BOE(Electronics-Photonics Integrated System, Broadband Optical Engine)。BOE可以拆解為5個(gè)光學(xué)界面，如下圖所示：part1為FAU與COI中的SiN波導(dǎo)耦合；part2為COI中光從SiN波導(dǎo)傳播到advanced coupler（棱鏡），傳播方向從水平變?yōu)樨Q直方向；part3中光從COI進(jìn)入到自由空間，通過(guò)透鏡進(jìn)入到COUPE； part4為COUPE平臺(tái)中繼續(xù)利用advanced coupler偏折光束，光的傳播方向變?yōu)樗椒较?；part5中光通過(guò)PIC背面多層SiN波導(dǎo)的傳遞，進(jìn)入到PIC芯片內(nèi)。關(guān)于advanced coupler, TSMC沒(méi)有公布具體的結(jié)構(gòu)信息，但提及到使用N28工藝加工制造，應(yīng)該是刻蝕出的棱鏡結(jié)構(gòu)。iFAU組件是TSMC利用12寸Si工藝線制造出來(lái)的，iFAU與COI均含有40組通道。TSMC依次對(duì)這5部分的光學(xué)損耗進(jìn)行了表征，需要注意的是，去年IEDM會(huì)議上報(bào)道的0.1dB耦合損耗，只是針對(duì)part1界面使用單根光纖與COI中的SiN波導(dǎo)進(jìn)行耦合的場(chǎng)景，而不是BOE方案的整體耦合損耗。由于part5是光從多層SiN波導(dǎo)轉(zhuǎn)移到Si波導(dǎo)，其損耗較小，可以控制在0.01dB上下。其它四部分的插損結(jié)果，如下圖所示。受限于不同通道間fiber工藝的偏差，part1中的loopback結(jié)構(gòu)耦合插損為1.28±0.18dB。Part2的平均損耗為0.09dB。Part3的測(cè)試樣本較少，只有三個(gè)樣品的數(shù)據(jù)，其損耗分別為1.66dB、1.39dB和1.30dB。損耗較大的原因與advanced coupler的表面加工質(zhì)量、微透鏡的表面加工質(zhì)量、對(duì)準(zhǔn)的精度等因素相關(guān)。Part4的損耗也比較大，共測(cè)試了18組樣品，平均插損在1.5dB上下，同樣也是受限于advanced coupler的表面加工質(zhì)量。5個(gè)部分合計(jì)的損耗在4.33dB上下，性能較差。通過(guò)工藝的優(yōu)化迭代，part1的損耗預(yù)期可以優(yōu)化到0.8dB，part3可以優(yōu)化到0.8dB，part4可以優(yōu)化到0.3dB，整個(gè)BOE方案的光口方案有望實(shí)現(xiàn)在1260-1360nm波段內(nèi)2dB的損耗指標(biāo)。損耗的主要因素為多通道FAU、advanced coupler、micro lens等光學(xué)組件的表面加工偏差。TSMC的COUPE平臺(tái)使用了TDV和hybrid-bonding這兩項(xiàng)技術(shù)，有效減小了金屬互聯(lián)的寄生參數(shù)。TDV和hybrid-bonding電阻的阻值偏差可以控制在4%以內(nèi)，而在MR+TC的可靠性實(shí)驗(yàn)中，hybrid-bonding的電阻阻值變化2%，TDV阻值變化3%。Hybrid-bonding為光電混合系統(tǒng)提供了新的設(shè)計(jì)思路，TSMC報(bào)告中列舉了幾個(gè)典型的場(chǎng)景：1) TIA與PD之間，driver與modulator間的金屬長(zhǎng)度縮短，降低了這部分電學(xué)連接對(duì)系統(tǒng)RF性能的影響2) 可以充分利用PIC與EIC的金屬資源，達(dá)到想要的設(shè)計(jì)效果，例如同樣的芯片面積可實(shí)現(xiàn)更大的電感，如下圖所示3) 可以實(shí)現(xiàn)豎直方向的電感，減小芯片面積，如下圖所示以上是對(duì)TSMC硅光平臺(tái)最新消息的匯總，目前TSMC光柵耦合方案的損耗為1.2dB, 主要通過(guò)背面的metel reflector和micro lens來(lái)提高耦合效率與耦合對(duì)準(zhǔn)的容差，耦合損耗在可靠性實(shí)驗(yàn)中會(huì)劣化約0.25dB。而端面耦合方案的損耗目前是4.33dB, 未來(lái)通過(guò)優(yōu)化advanced coupler與micro lens表面加工的質(zhì)量，有望降低到2dB以下。BOE方案中涉及到的光學(xué)組件，包括advanced coupler、micro-lens、iFAU等，都是由TSMC在不同的節(jié)點(diǎn)工藝下晶圓級(jí)加工出來(lái)，充分發(fā)揮其強(qiáng)大的加工能力。無(wú)論是grating coupler還是edge coupler方案, 當(dāng)前展示的都是中間產(chǎn)物，其最終的目的還是為了實(shí)現(xiàn)CPO的可插拔光連接器，引入了微透鏡和iFAU, 后續(xù)實(shí)現(xiàn)可插拔的功能難度上不會(huì)很大。此外，兩種耦合方案都支持多排光纖陣列，有效提高了光學(xué)帶寬密度。在金屬互聯(lián)方面，由于采用TDV和hybrid-bonding技術(shù)，寄生參數(shù)比傳統(tǒng)方案減小了不少，可支持更高速率的互聯(lián)，另外可以充分利用EIC與PIC的金屬資源，引入一些新型的3D器件設(shè)計(jì)，有效利用芯片面積。臺(tái)積電也在積極探索MRM相關(guān)的電路設(shè)計(jì)，已經(jīng)有一些初步結(jié)果。
1. Frank J.C.Lee, "3D Optical Interconnect Design", VLSI Symposium 2025.2. M. F. Chen, et.al., "Optical and Electrical Characterization of A Compact Universal Photonic Engine", ECTC 2025.3. K. H. Luo, et.al., "Broadband Optical Engine System Integration by
Wafer Level Process in HPC/AI Era", ECTC 2025.
