晶圓代工巨頭走向背面供電，會是芯片未來大勢所趨嗎？

芯片供電網絡（Power Delivery Network， PDN）的設計目標是以最高效率為芯片上的主動元件提供所需的電源（VDD）與參考電壓（VSS）。一直以來，業界都是利用后段制程（BEOL），在晶圓正面布線，透過這些低電阻的導線來供應電力給芯片。但也因為如此，芯片內的供電網路與訊號網絡（即芯片內的訊號線）必須共享相同的元件空間。

隨著制程節點往前推進，把電源網絡視作在芯片正面，遇到越來越多挑戰，使得業界開始探索把供電網絡轉移到背面的可能性，從而讓背面供電（Backside PDN）成為熱門的技術議題。本文將先從傳統PDN所遇到的挑戰談起，進一步探討背面供電技術的優勢，以及這項技術未來的發展重點。


傳統PDN布線面臨諸多挑戰

為了將電力從封裝傳輸至芯片中的晶體管，電子必須經由金屬導線和通孔，穿越15~20層BEOL堆疊。然而，越接近晶體管，線寬和通孔就越窄，電阻值也因而上升，這使得電子在向下傳輸的過程中，會出現IR壓降現象，導致電力損失產生。

除了電力損失之外，PDN占用的空間也是一個問題。當電子快到達晶體管，例如抵達標準元件層時，電子會進入由BEOL制程所制造Mint金屬層，進而分配給負責提供工作電壓與接地電壓的電源軌。然后，這些電源軌會通過互聯網絡，連接到每一個晶體管的源極與漏極，完成供電任務。但這些電源軌會占用元件周圍及標準單元（Standard Cell）之間的空間。

然而，隨著制程技術世代交替，傳統后段制程的組件架構難以跟上晶體管的微縮速度。如今，芯片內部的電源線路，在布線復雜的后段制程上，往往占據了至少20%的繞線資源，如何解決訊號網絡跟供電網絡之間的資源排擠問題，變成芯片設計者所面臨的主要挑戰之一。此外，電源線和接地線在標準單元設計上占了很大空間，使得組件很難進一步微縮。就系統設計而言，因為功率密度和IR壓降急劇增加，從穩壓器到晶體管的功率損失就很難控制在10%以下，帶給工程師嚴峻挑戰。


背面供電，互連制造

Imec 的 BPD 方法使用細間距 nanoTSV（200 納米間距，320 納米深）從metal-0向下延伸并落在具有嚴格覆蓋控制的掩埋電源軌上。他們使用 finFET 測試設備實現了這一點，方法是將正面粘合到載體晶圓上，減薄晶圓，然后蝕刻和填充 TSV。通過結合背面去耦電容器（metal-insulator-metal capacitor），IR 壓降進一步降低。該設計可擴展到 2nm 節點之外，因為 TSV 不占用標準單元區域。

BPD 可以減少標準單元（standard cells）中的軌道數。除了 imec 的方法外，還有另外兩種背面功率傳輸方案，工藝復雜度不斷提高。這三者都面臨將晶圓減薄至 ?10μm 的挑戰。他們需要將背面與正面連接對齊，并且擔心串聯電阻——尤其是在堆疊芯片的情況下。但是，一旦背面配電網絡建立起來，芯片制造商現在就有了另一個自由度，可以在背面整合無源或有源器件。

也許互連密度最引人注目的變化與混合鍵合有關。事實上，混合鍵合正被用于實現背面配電。混合鍵合涉及銅連接和周圍電介質的鍵合，每單位面積的連接數比銅微凸塊多 1,000 倍。

晶圓到晶圓（W2W：Wafer-to-wafer）混合鍵合比芯片到晶圓（D2W：die-to-wafer）混合鍵合更成熟。EV Group 首席技術官 Thomas Uhrmann 表示：“芯片到晶圓的對齊要復雜得多，因為您要管理芯片四個角的位置，而不是兩個晶圓的整體位置。” 晶圓對晶圓鍵合最常用于將像素陣列鍵合到相機圖像傳感器中的底層芯片。“混合鍵合在 2010 年改變了圖像傳感器的游戲規則。長江存儲是第一家做混合鍵合的NAND供應商。事實上，今天大多數進行混合鍵合的 NAND 閃存公司首先在圖像傳感器中有過混合鍵合的經驗，”他補充道。

混合鍵合的關鍵工藝步驟包括電鍍 (ECD：electroplating)、CMP、等離子活化（plasma activation）、對準、鍵合、分割和退火。盡管這些工具已經成熟，例如，用于制造雙鑲嵌銅互連和倒裝芯片鍵合，但需要完善這些工藝以滿足混合鍵合的需求。其中包括 <100 納米的對準精度、芯片到晶圓鍵合和分離工具的清潔度達到新水平、具有 0.5 納米 RMS 粗糙度的出色 CMP 平面度以及用于實現最佳鍵合的電鍍。

雖然晶圓廠正在將幾乎完成的器件相互鍵合，但芯片制造商已經期待在晶體管級別使用混合鍵合，例如，允許在硅上組合 GaN。

“當你開始達到使用混合鍵合來組合晶體管的地步時，這會變得非常有趣，因為現在你所處的間距比我們正在尋找的封裝要緊密得多，”行業分析師Dean Freeman 說。“英特爾和其他公司已經完成了將 GaN 與硅相結合的工作，這非常有趣。這是 RF 在通信設備中的一個很好的機會，因為現在，您已經將邏輯與 GaN 的速度相結合——或者最終是碳化硅，甚至可能是另一種材料——將其通信方面的工作納入太赫茲波長范圍，然后開始將毫米波從我們目前的 5G 技術所獲得的水中吹出來。”

走向背面供電的代工巨頭

即便當前“背后供電”技術還未成熟，但在技術優勢的吸引之下，英特爾、臺積電等晶圓制造巨頭自然不會錯過，紛紛開始押注布局。

英特爾在去年7月的Intel Accelerated上公告了兩項創新技術，一個是RibbonFET，其實就是在文章開頭提到的GAA晶體管，另外一個就是背面供電技術，英特爾將其命名為PowerVia。

據了解，英特爾的PowerVia技術是業界首創的解決方案。英特爾公司邏輯技術開發部高級副總裁兼聯席總經理Sanjay Natarajan 博士表示，PowerVia可以解決困擾硅架構數十年的互連瓶頸問題。

在Sanjay Natarajan 博士看來，使用 PowerVia，可以實現信號線和電源線的分離。而信號和電源則會使用英特爾的另一項創新技術連接到晶體管層，即納米硅通孔 (TSV)，這類TSV 比當今最先進的 IC 封裝中使用的 TSV 小 500 倍。

英特爾 RTL 設計工程師 David Kanter 指出，“我們相信 PowerVia 具有重新調整行業的潛力，并且與 2001 年從鋁到銅的轉變一樣具有里程碑意義”。這句話足以證明PowerVia技術的重要性。

目前，關于PowerVia技術的應用，關鍵的轉折點或許將從2023年開始的A系列工藝節點出現。英特爾方面表示，其20A工藝（相當于2nm），從2024年中期開始，將使用RibbonFET和PowerVia這兩種突破性技術，而這兩項技術也將共同確保英特爾繼續成為全球領先的芯片供應商。

從這方面來看，PowerVia技術或許已經成為了英特爾在晶圓代工領域逆風翻盤的“關鍵武器”之一。

再看臺積電方面，在6月初首次推出其N2（2 納米級）工藝技術時，臺積電透露了其2nm節點的兩大顯著優勢，同英特爾一樣，也是納米片柵環 (GAA) 晶體管和背面電源軌。

不過與英特爾不同的是，臺積電并不打算在其 N2 工藝技術的第一代中同時使用 GAA 晶體管和背面電源軌，第一代 N2 將僅采用GAA，而背面供電技術則會在更高版本的N2節點中實現。

雖然臺積電方面并沒有過多地說明不將背面供電應用在其初始 N2 節點的具體原因，但是其也曾透露，由于背面供電技術最終將增加額外的工藝步驟，在首次嘗試 GAAFET 時更希望能避免這些額外的步驟。

由此可以看出，臺積電對于N2 的的創新還是采取較為謹慎的態度，與N3E 節點相比，臺積電第一代N2性能預計提升10% 到 15%，但在相同的速度和復雜性下，功率卻下降 25% 到 30% 。

從臺積電透露的時間表來看，其第一個N2節點預計將于2024年或2025年推出，與英特爾20A工藝時間相差無幾。不過如此謹慎的態度是否影響臺積電的發展步伐，而沒有背面供電技術的GAA工藝在與英特爾對撞時，又是否會處于劣勢地位？

這一切，或許還需要時間給我們答案。


寫在最后

雖然“背面供電”與GAA的碰撞能給芯片性能帶來怎樣的提升我們還未曾知道，不過可以預見的是，在未來，背面供電技術或許會成為通往先進制程不可缺少的必經之路。