摩爾定律之后，如何定義下一代晶體管？

在每個新的工藝節點上，器件縮放變得越來越困難。甚至定義它的含義也成為一個挑戰。

過去，柵極長度和金屬間距下降，器件密度上升。今天，由于以下幾個原因，這要困難得多：

? 短溝道效應限制了柵極長度縮放；

? 寄生效應限制了器件密度；

? 金屬電阻限制了金屬間距；

因此，新的器件架構必須平衡這些因素以優化整體電路性能，而不是簡單地縮小所有電路尺寸。隨著晶體管不斷縮小，它們之間的最小間隔正成為進一步增加器件密度的一個至關重要的障礙。

出于這個原因，納米片晶體管很有吸引力，因為它們增加了相對于 finFET 的溝道寬度，從而使器件能夠在相同的整體占板面積中承載更多的驅動電流。然而，整體器件密度受到最小 pMOS/nMOS 間隔的限制。雖然埋入式電源軌有助于減少整體電池占地面積，但它們保持 p/n 分離不變。

forksheet架構在兩個溝道之間放置了一個絕緣層，減少了這種最小間隔。但最終，可用空間將非常小，電子可以隧道穿過勢壘。

這就是CFET（complementary FETs）的用武之地。CFET 將 nMOS 器件直接堆疊在 pMOS 器件之上，中間有絕緣層。橫向 p/n 分離降為零。單個垂直結構中的兩個溝道簡化了信號路由。

當然，CFET 架構也帶來了一組新的制造步驟（見圖 1）挑戰。一種方法，即“單片”CFET，將 p 溝道和 n 溝道堆疊在單個納米片異構結構中。在最近的 SPIE 先進光刻和封裝會議上展示的工作中，imec 的 Hsiao-Hsuan Liu 解釋說，pMOS 器件通常位于底部，增加的應力有助于減少電子和空穴之間的遷移率差異。作為替代方案，“順序”（sequential）CFET，在單獨的晶圓上制造 pMOS 和 nMOS 器件，然后使用層轉移工藝將兩者結合起來。這兩種選擇都不容易，但相對于現狀都有優勢。


順序 CFET 可能性能更好，但成本更高

順序 CFET 方法似乎有很多值得推薦的地方。通過分別處理 pMOS 和 nMOS 器件，制造商獲得了獨立優化它們的能力。當兩層分別處理時，應變工程等性能助推器和 SiGe 等替代溝道材料更容易結合。另一方面，使用兩個單獨的晶圓會重復許多 FEOL 步驟。層轉移過程也顯著增加了成本。

位于紐約州奧爾巴尼的 TEL 技術中心的 Lars Liebmann 及其同事估計，單片 CFET 的成本與具有埋入式電源軌的 finFET 工藝大致相同，而順序 CFET 將使晶圓成本增加約 12%。imec 和 SOITEC 最近的工作估計，相對于納米片晶體管，單片 CFET 的總成本增加了 15%，而順序 CFET 相對于納米片增加了 30%。因此，許多研究都集中在獨有的單片 CFET。

雖然分別優化這兩層應該可以提高順序 CFET 的性能，但兩者之間精確對齊的需求將限制特征尺寸。特別是，兩個器件連接的金屬層和柵極層中的特征需要足夠大以適應對準誤差。Imec 的 Liu 預計單片 CFET 的面積縮小最多可達 15%。

單片 CFET 制造可能更便宜，部分原因是幾個 FEOL 步驟只需要執行一次。例如，典型的集成方案可能會為 pMOS 和 nMOS 層構建單個 Si/SiGe 異質結構——使用類似于納米片晶體管的工藝。然后，整個堆棧在一個步驟中被蝕刻。

Liebmann 還估計，單片工藝可以通過減少 M0 層中的導線擁塞來消除 EUV 曝光步驟——這是一個顯著的節省。單片 CFET 工藝還可以利用自對準的優勢，例如，在晶體管旁邊使用 SiN 間隔物來對準后續的金屬沉積。由于沒有層轉移步驟，因此沒有層轉移步驟可能使單片 CFET 可能更適合進一步縮放。


下一代晶體管有何不同

經過近十年和五個主要節點以及大量半節點之后，半導體制造業將開始從 finFET 過渡到 3nm 技術節點的全柵堆疊納米片晶體管架構。

相對于 finFET，納米片晶體管通過在相同電路占位面積中增加溝道寬度來提供更多驅動電流。環柵設計改善了通道控制并最大限度地減少了短通道效應。

從表面上看，納米片晶體管類似于 finFET，但納米片通道與基板平行排列，而不是垂直排列。納米片晶體管的制造始于沉積 Si/SiGe 異質結構，與襯底隔離以防止寄生傳導。

理想情況下，設備設計人員希望最小化納米片之間的間距，以減少寄生電容。不過，正如 IBM 研究員 Kai Zhao 在去年 IEDM 的會議中解釋的那樣，可制造間距存在實際限制。一旦犧牲的 SiGe 消失，納米片之間的空間需要容納殘留物去除、柵極金屬、柵極電介質和（特別是對于 pFET）任何額外的功函數調整層。

在 Si/SiGe 異質結構沉積之后，各向異性蝕刻切割所需寬度的柱。在 finFET 架構中，鰭片寬度是標準化的，部分原因是依賴于倍距倍增的光刻方案的局限性。極紫外光刻技術的采用使設計人員能夠更靈活地根據需要使用可變器件寬度。

imec 的 CMOS 器件技術總監 Naoto Horiguchi 在接受采訪時解釋說，納米片晶體管的柱子可以比 finFET 鰭片更寬。此外，堆疊納米片晶體管的寬度是其組成納米片的總和。因此，柱寬度的可變性相對于總通道寬度通常較小。

由于 Si 和 SiGe 具有不同的蝕刻特性，通過交替的 Si/SiGe 層進行蝕刻比蝕刻單片硅柱更復雜。IBM 研究院等離子體蝕刻研究經理 Eric Miller 解釋說，堆疊納米片器件中的每一層在電氣上都充當獨立的晶體管。如果疊層的蝕刻輪廓不是垂直的，則組件器件的尺寸和特性會有所不同。

此外，Horiguchi 指出，在蝕刻硅時，該工藝需要平衡蝕刻和側壁鈍化。暴露的 SiGe 表面往往不如硅穩定。

定義通道

一旦定義了納米片柱，高度選擇性的各向同性蝕刻會產生內部間隔凹槽，使 SiGe 層相對于硅納米片縮進。Loubet 說，這個間隔物定義了柵極長度和結重疊，這兩者都是關鍵的晶體管參數，有助于定義器件電阻和電容之間的權衡。壓痕的形狀定義了剩余的 SiGe（最終將被柵極取代）與源極/漏極區域之間的分隔。濕化學蝕刻工藝傾向于留下半月形輪廓，因為在兩個相鄰納米片之間形成彎月面。在溝道釋放蝕刻期間去除剩余的 SiGe 可以暴露源極/漏極并將它們與柵極金屬直接接觸。

雖然干法蝕刻工藝沒有留下彎月面，但日立的 Yu Zhao 和同事仍然觀察到圓形蝕刻前沿。在去年的 IEEE 電子器件技術和制造會議 (EDTM) 上展示的工作中，日立研究人員使用 STEM-EDX 測量鍺濃度，確定了 Si/SiGe 柱側壁上的富鍺層。該層顯然是在各向異性柱蝕刻期間形成的，蝕刻得更快，導致圓形蝕刻前沿。然后，隨著蝕刻通過該側壁區域進入體硅鍺材料，在鍺濃度均勻的情況下，均勻的蝕刻速率保持了現有的蝕刻前端形狀。柱蝕刻的進一步優化解決了這個問題。

納米片器件中的最后一個新工藝模塊，通道釋放蝕刻，定義了最終的納米片厚度。雖然半導體行業非常有能力沉積精確控制和均勻的異質結構，但在蝕刻掉 SiGe 的同時保持這種精確控制提出了一些新的挑戰。Loubet 說，一致的晶體管性能需要極其均勻的納米片，通常硅損失為 0.5 納米或更小。

EUV 光刻允許設計人員指定可變的器件寬度，但他們依靠通道釋放蝕刻來實際實現它們。如果通道釋放蝕刻沒有足夠的選擇性，那么在較寬器件中的通道被清除之前，狹窄器件中的硅納米片將被腐蝕。因為蝕刻選擇性取決于鍺濃度，所以在柱或內間隔件蝕刻期間的鍺殘留和鍺擴散會導致溝道釋放蝕刻期間的硅損失。


超越納米片

即使第一個納米片器件進入生產階段，制造商已經在考慮增強未來的規模。例如， Imec的叉板設計在 nFET/pFET 對的 n 溝道和 p 溝道兩半之間放置了一個絕緣柱。改進的隔離減少了兩者之間的最小間距，從而減少了整體電路占用空間。

IBM 的 Kai Zhao 指出，由于納米片架構將 (100) 晶面平行于襯底放置，而不是 finFET 中的 (110) 取向通道，因此會出現獨特的器件遷移問題。使用 (100) 平面會改變電子和空穴的絕對和相對遷移率。

IBM 的 R. Bao 及其同事在去年的 IEDM 上描述了一項提高空穴遷移率的建議，將硅通道用于 nFET 和 SiGe pFET 通道。nFET 納米片疊層交替使用硅和 SiGe，而 pFET 疊層使用 SiGe 溝道層和 SiGe 犧牲層。兩者之間的分離取決于蝕刻工藝的鍺敏感性。

中國臺灣半導體研究所的 Wei-Yuan Chang 及其同事展示了另一種方法，它依賴于 nFET 和 pFET 器件的 Si/SiGe 堆棧。在這種方法中，氫氟酸、過氧化氫和乙酸的混合物從注定要成為 nFET 的堆疊中去除 SiGe，從而實現約 79:1 的選擇性。TMAH 溶液用于從將成為 pFET 的堆疊中去除硅，實現約 8:1 的選擇性。他們說，這些早期結果很有希望，但需要進一步優化 pFET 蝕刻。

納米片晶體管的進一步縮小將需要在相同或更小的電路占位面積中提供更多的驅動電流。為此，Leti 的 Sylvain Barraud 及其同事展示了具有七個硅通道的 nFET 和 pFET 器件，而不是更典型的兩個，使可用驅動電流增加三倍。甚至在未來，可能的設計包括互補 FET (CFET)，其中單個納米片堆疊包含 p 型和 n 型通道，以及垂直傳輸納米片 FET (VTFET)，其將納米片垂直于襯底平面放置。


行業的下一步

任何新材料/工藝技術的第一步都是進入行業路線圖。過去的幾次 IEDM 和即將召開的 SPIE Advanced Lithography 會議清楚地表明，二維材料現在已經穩穩地出現在路線圖上。然而，下一步是從路線圖到具體行動。

說起來容易做起來難，但筆者認為，二維材料應該首先在較成熟的節點（主要是在 MEMS、模擬+MS、RF 和光子代工廠）的生產線后端實施。二維材料在 MEMS、5G/6G 射頻開關和光子收發器等設備中提供了引人注目的性能提升。與晶體管相比，這些設備中的一些不需要最高質量的起始材料。

例如，原型射頻開關設備（由 hBN 和 MoS2等二維材料制成）已在 UT 奧斯汀實驗室以及羅德與施瓦茨等合作伙伴進行了演示和表征。來自主要行業參與者的初始數據和反饋表明，二維開關的經典品質因數 (FoM)，即“Ron x Coff 值”，達到甚至超過了對新興網絡頻段的預期。

在硅光子學中，目前調制器和光電探測器分別制造并組裝在芯片中；使用二維材料，收發器的所有組件，包括調制器、開關和光電探測器，都可以在同一2D層中整體制造。目前的調制器材料，如 LiNBO3，體積龐大，需要 2-5 V 的驅動電壓。石墨烯 Mach-Zedhner (MZ) 調制器可以用 <1 V 的電壓制造。諾基亞意大利、愛立信和位于亞琛的 Black Semiconductor 都在努力在這個方向。

二維材料還可以實現更快的光學切換。可重構光分插復用器 (ROADM) 中的切換目前不能低于數十毫秒。例如，放置在微環諧振器頂部的石墨烯可以實現皮秒級的開關。

一旦在后端解決了工藝、計量和良率問題，并且隨著二維材料生長和轉移質量的提高，該行業在生產線的前沿/前端集成二維材料的路徑就會更加清晰。在此期間，前沿社區需要解決接觸電阻、基板/電介質材料和架構（例如：納米片的數量）等問題，以達到必要的設備性能指標。

每當該行業必須解決一項主要的材料/工藝技術以保持摩爾定律的發展時，它就會交付。離子注入、高 K 門、EUV ……有很多例子，二維材料也不例外。然而，使二維材料成為現實所需的制造技術目前正處于“死亡谷”階段，因此需要整個行業（來自所有領域，尤其是 OEM、代工/無晶圓廠/IDM、和計量學）。

正如 Sri Samavedam（高級副總裁 CMOS 技術，IMEC）最近提到的那樣，“在這個行業中，從展示一個概念到引入制造通常需要大約 20 年的時間。可以安全地假設 2047（標志著晶體管誕生 100 周年）的晶體管或開關架構已經在實驗室規模上得到了證明。”