AI芯片推動chiplet需求，Silicon Box 進軍小芯片領域
Silicon Box 由美國芯片制造商 Marvell (MRVL.O)的創始人Sehat Sutardja 和妻子戴偉立(Weili Dai) 以及現任首席執行官 BJ Han（ Han Byung Joon）創建。
Silicon Box 專注于“Chiplet”，即小芯粒，它們的大小可以是一粒沙子，并通過稱為先進封裝的工藝組合在一起，這是一種將小型半導體綁定在一起形成一個處理器的經濟高效的方式，該處理器可以為從數據中心到家用電器的一切。
近年來，隨著芯片制造成本飆升，全球芯片行業越來越多地接受這項技術，以將晶體管做得小到足以用原子數量來衡量。
該公司首席執行官BJ Han告訴路透社，甚至在工廠開業之前，“客戶就已經在排隊了”，人工智能公司推動了需求。他表示，Silicon Box 正在洽談向加拿大人工智能初創公司Tenstorrent 供貨。
“這個新設施已做好準備，可以解決小芯片采用的獨特挑戰，這對于滿足新興技術的市場需求至關重要。我們專有的互連技術不僅可以縮短芯片的設計周期，還可以降低新設備成本，降低功耗并幫助人工智能、數據中心和電動汽車等行業合作伙伴更快地將產品推向市場。” Silicon Box 首席執行官 BJ Han解釋道。
他進一步指出，Silicon Box 憑借其專有的制造方法，以較低的成本和功耗提供設計靈活性和卓越的電氣性能。他們使用5 微米以下的技術開發了最短的互連，為半導體設計周期樹立了新標準。這意味著該行業可以在整個半導體價值鏈中有效擴展基于Chiplet的解決方案。
為什么我們需要芯粒
隨著芯片性能的不斷提高，計算機不斷釋放出更深遠的用途。今天，我們可以使用計算機在幾分鐘內分析一個人的整個基因組，遠程駕駛車輛，或者立即在我們的移動設備上調用所有世界歷史。
但是，對世界上生成的所有數據進行處理和采取行動并不總是高效或盡可能有效。人工智能基礎模型和大型語言模型 (LLM)的潛力是巨大的，但它們需要比我們今天所習慣的更多的計算能力來訓練和運行，并且需要更多的內存訪問。當代人工智能模型擁有數百萬或數十億個參數，需要比 SOC 所能容納的更多的存儲空間，但還需要快速訪問內存以快速做出推理。在芯粒系統中，完全有可能擁有處理單元、人工智能加速器和內存堆棧，幾乎就像它們都在同一芯片上一樣進行通信和共享數據。
將內存轉移到芯粒架構中，使其堆疊得更靠近處理器，有助于解決更大的人工智能任務，而且還可能帶來巨大的環境效益。IBM 研究院全球半導體研究和奧爾巴尼運營部副總裁 Huiming Bu 表示，計算機芯片消耗的功率超過 50% 來自芯片周圍水平移動的數據。“使用芯粒，您可以將內存移近處理單元，從而節省能源，”他補充道。據估計，訓練一個人工智能模型所排放的碳相當于五輛汽車一生所排放的碳量。當在數據中心規模部署時，可以在單個芯粒模塊上收集到的任何能源效率都可能產生巨大影響。
芯粒模型還有其他幾個潛在優勢。即使使用尖端技術，您也不一定需要該技術的功能來實現您計劃構建的系統中的每個功能。例如，如果您正在開發的系統需要世界上最高性能的 AI 推理處理器，但并不擔心圖形性能，并且認為標準 I/O 連接就足夠了，那么您可以將資金主要花在您特別需要的資源上，而不是 SOC 上，SOC 可能具有您所需的功能，但對于您的特定任務不使用的組件來說成本高昂。
Bu 表示，在大規模生產芯粒時，單次生產的產量比更大、更復雜的芯片架構要高得多。對于希望使用大量特定類型資源的組織來說，chiplet 結構可能很有價值。它還為更多的小公司和研究機構打開了大門，讓他們能夠出于同樣的原因測試最新技術：團隊可以將資金花在他們需要的最高性能芯粒上，而不是投資昂貴的 SOC，并在其模塊或設備的其他方面依賴更加商品化的技術。
Chiplet 還可以幫助縮小誰獲得技術的一些差距。傳統上，最新的小工具和硬件首先由較富裕的國家及其公司購買，因為他們更容易負擔得起。隨著時間的推移或規模經濟的發展，曾經尖端的技術變得司空見慣，并且對世界其他地方來說更便宜。借助芯粒結構，更多地點和行業可以以更低的財務障礙獲得更新的技術。鑒于芯粒內目標功能的產量更高，可能會出現更小的設施來為芯粒的新市場提供服務，從而有可能擴大芯片制造研究的公平性和獲取更新技術的機會。
芯片廠商紛紛涌入chiplet賽道
一些芯片制造商已經開始利用自己的硬件設計制造芯粒以供專有用途，分解其組件并對其進行擴展，以適應客戶特定需求的服務器或計算機產品。但開放式芯粒生態系統的概念還處于早期階段。
為了確保來自不同制造商的芯粒能夠協同工作，設備的連接方式必須標準化。這意味著芯粒之間的物理連接必須標準化——例如兼容的信號電平、電壓和數據傳輸速率——而且數字兼容性方面也必須標準化，例如總線中的通道數量、用于糾錯的編碼子層，甚至兩個設備如何知道自動連接和交換數據。
這些行業芯粒標準仍在制定中，但有兩個主要競爭者：通用芯粒互連高速 (UCIe) 聯盟和開放計算項目中描述性命名的電線束規范。IBM通信電路和系統研究高級經理 Daniel Friedman 表示，IBM 研究人員參與了這兩項計劃。
但Friedman表示，研究人員并沒有等待規范完全敲定，而是開始根據兩個小組的發展方向探索芯粒 I/O 的各種設計。無論哪種標準最終成為行業首選，最終插入的系統中的每個芯粒都需要像單個 SoC 的一部分一樣運行，并且在理想的情況下，將提供與 SOC 實現類似水平的延遲、數據傳輸和可靠性。為了確保 IBM 在標準達成一致后立即準備好構建芯粒，研究人員現在就需要參與其中。目前正在進行的一些早期工作是在未來潛在的芯粒封裝解決方案的背景下找出信號映射策略。
有多種方法可以解決異構集成問題，例如將芯粒堆疊在一起，或者通過提供支持設備之間密集電氣通信的方法的設備或封裝將它們連接在一起。這種堆疊方法稱為 3D 集成，需要在材料和設計方面對芯片的制造方式進行創新。3D 集成需要硅通孔 (TSV) 或穿過每個芯粒的硅以將其與其上方的硅連接的電氣連接。奧爾巴尼的IBM研究人員正在開發下一代技術，以在芯粒中推進這一概念，這些芯粒可以相互堆疊，超越目前的可用選項。與傳統 SoC 解決方案相比，這些集成進步將提供更高的性能，并在更小的封裝中降低能耗。考慮到下一代 TSV 高帶寬功能層和多芯片模塊集成的額外復雜性，這種設計方法的生產成本可能更高。
國產Chiplet已實現4nm
國內一直在努力研發Chiplet技術，想要用14nm或28nm的工藝，實現7nm，甚至5nm的性能，為此還推出了一個屬于自己的Chiplet標準。
之前，已經有兩大封裝巨頭，傳出了好消息，先是長電科技，實現了4nm Chiplet的封裝技術。后來通富微電也表示，自己擁有chiplet封裝技術了。
而上半年，國內首款基于Chiplet（芯粒）技術的AI芯片“啟明930”已經正式亮相。這款芯片由北極雄芯開發出來的，采用12nm工藝，而中央控制芯粒采用的是RISC-V CPU核心。
而通過Chiplet技術，可搭載多個功能型芯粒，做到算力拓展，從而提供8~20TOPS（INT8）稠密算力來適應不同場景，就像搭積木一樣，能靈活組合和配置。
按照業內人士的預計，采用Chiplet技術進行算力拓展后，雖然是12nm工藝的芯片，但其算力，其實已經與7nm工藝差不多了，甚至有可能會更高。
相比于Chiplet的封裝，這個芯片的發展應該更有象征意義，意味著在Chiplet技術方面，我們確實有了一定的實力和基礎。
當然，總體來看，目前在Chiplet技術上面，我們還只是走出了第一步，接下來Chiplet技術還面臨著來自多個方面的挑戰。在設計、制造、封裝等各個環節都還需要努力，而在應用層面，就更加需要加強了，畢竟任何芯片制造出來后，重點是使用，僅停留在實驗室的芯片是沒有價值的。
