2nm制程已無異議，但1nm怎么實現？這項技術至關重要

在剛剛落下帷幕的2023年IEEE國際電子器件會議（IEDM2023）上，臺積電、三星和英特爾各自秀出了在下一代晶體管結構領域的尖端技術。圖中這款被稱為“互補場效應晶體管（CFET）”的晶體管結構，被視為1nm以下制程的關鍵要素，是繼FinFET和GAA之后的新一代的晶體管技術。它的出現，將為半導體行業帶來哪些不一樣的圖景？

CFET推動摩爾定律的發展

CFET不是一個晶圓的集成方案，卻是摩爾定律的推動者。CFET的強大之處在于將nFET折疊在pFET之上，這樣就充分利用了器件3D的微縮的潛力。究其發展的歷史，Finfet是業界芯片主流，但是5nm節點處，FinFET架構需要進一步演化，以提供更好的靜電控制和驅動電流。于是演化出GAAFET及CFET。GAA全環柵晶體管，將Finfet工藝中立體的晶體管平面放置，用納米片代替鰭狀的柵門，形成全部包圍的晶體管集成。“其中柵極從各個側面接觸晶體管形成溝道實現進一步微縮，比起Finfet僅3面被柵極包圍可進一步增強柵極溝道的控制能力，更好減少靜息功耗，增進功率，減少芯片面積，降低制作成本”，但是即便通過調整納米片可以調整芯片大小且更好實現進一步微縮，實現技術革新。但是3nm節點處，GAAFET依然受限。互補式CFET被推出。

CFET架構（PMOS和NMOS器件垂直堆疊并由同一控制柵極控制）可以減少42%-50%面積，提升7%性能。它的出現為1nm提供了可能。國內的異質CFET[1]是超越英特爾公司的3D堆疊GAA n/p-Si納米帶CMOS的，是包含SOI基pFET和MoS2基nFET。操作上是結合晶圓級絕緣體上硅和二硫化鉬。技術能抑制短溝道效應，降低寄生電容，具有好的兼容性兼容閾值和硅。MoS2二硫化鉬nFET測試了遷移良率和CFET在4英寸制造工藝的制造潛力。

這種3D堆疊異質CFET通過nFET和pFET的溝道和柵極形成的3D堆疊結構，集成密度顯著提高。其中使用到的CFET反相器的表現也很出色，使用的超低電源電壓也與成熟的Si CMOS技術中的創紀錄低水平相當。SOI技術和可控厚度的晶圓級轉移MoS2已經成熟，適合大面積集成，它的低熱預算轉移工藝，與現代工藝完全兼容。CMOS有其局限性，尤其是在驅動能力上，驅動能力弱降低電路集成密度。在傳統的Si-CMOS中，通常在nFET和pFET中要使用不同的金屬柵極材料去優化驅動和電流，這需要多次光刻和復雜工藝。異質CFET（SOI-MoS2 CFET）可以優化這問題，然而考慮到帶隙、遷移率和MoS2晶體管的縮放能力的匹配，Si-Mos2是先進技術節點最有吸引力的解決方案之一。此外nFET和pFET中的不同金屬柵極可以通過具有單個光刻步驟的3D堆疊工藝方便地形成。

三大家集體公布CFET相關技術進展

基于此，先進制程的三大頭部玩家臺積電、三星、英特爾都在密切關注CFET相關技術。

臺積電指出，CFET晶體管現已在臺積電實驗室中進行性能、效率和密度測試，并已經實現了48nm的柵極間距。此外，臺積電還介紹了在CFET晶體管方面獨特的設計和制造方法：在頂部和底部器件之間形成介電層以保持它們的隔離，這種設計可以減少漏電和功耗。為了進一步實現更好的性能和更高的集成度，臺積電在其CFET晶體管工藝中，嘗試將納米片中硅和硅鍺的交替層進一步隔離。例如，臺積電通過特定的蝕刻方法去除納米片中的硅鍺材料，從而釋放硅納米線。為了能將納米片中硅和硅鍺的交替層進一步隔離，臺積電使用了鍺含量異常高的硅鍺。這種材料比其他SiGe層蝕刻得更快，因此可以在釋放硅納米線之前構建隔離層。

三星將CFET晶體管結構稱為3DSFET，目前的柵極間距為45/48nm。在技術創新方面，三星實現了對堆疊式pFET（P溝道場效應管）和nFET（n溝道場效應管）器件的源極和漏極進行有效的電氣隔離。這種隔離可以有效地減少漏電流，提高器件性能和可靠性。此外，三星還通過將濕化學物質的刻蝕步驟替換為新型干法刻蝕，以此讓芯片中CFET器件的良率顯著提升。

英特爾展示了將CFET晶體管結構與背面供電技術相結合的新技術，并利用該技術實現了60nm的柵極間距。英特爾表示，此次在CFET方面的創新之處，在于將PMOS（P型金屬氧化物半導體）和NMOS（N型金屬氧化物半導體）結合在了一起，使得開關速度和驅動能力具有互補性，從而提升了晶體管的整體性能。將PMOS和NMOS與其PowerVia背面供電器件觸點相結合，以此更好地控制電流的流動，提高電源效率。

雖然，三家均未透露將在具體哪個制程節點中采用該晶體管結構，但公開資料顯示，臺積電或將在其2032年量產的A5工藝中，采用CFET架構。


復旦大學研發出異質CFET技術

復旦大學研究團隊：周鵬教授、包文中研究員及萬景研究員，創新地提出了硅基二維異質集成疊層晶體管。該技術將新型二維原子晶體引入傳統的硅基芯片制造流程，繞過EUV光刻工藝，實現了晶圓級異質CFET技術。

該團隊利用硅基集成電路的成熟后端工藝，將二硫化鉬(MoS2)三維堆疊在傳統的硅基芯片上，形成p型硅-n型二硫化鉬的異質互補CFET結構。結果證明，在相同的工藝節點下實現了器件集成密度翻倍，并獲得了卓越的電學性能。

簡單來說，就是該團隊研發出的異質CFET技術，是設計了一種晶圓級硅基二維互補疊層晶體管，不需要用到EUV，也可以實現晶體管密度翻倍。

隨著芯片工藝制程不斷進步，就需要尺寸更小、功能更強大的晶體管，同時，會讓制程微縮到一定程度，原本的晶體管技術就會出現靜電、漏電問題。因此，晶體管技術也隨著工藝迭代加快升級，而升級的重點在于提升靜電性能、控制漏電流。

比如，22nm工藝之后，FinFET取代MOSFE工藝，3nm工藝時代，GAAFET取代FinFET工藝，再先進的工藝（比如2nm以下），CFET將取代GAAFET工藝。因此，CFET是GAAFET工藝的迭代技術，也稱之為全硅基CFET技術。

這對于國內自主發展新型集成電路技術具有重要意義。畢竟，在中企無法獲得先進的EUV光刻機下，該技術給予了另一種可行性研究方向。如果一旦成功應用，那么將會繞過EUV光刻機的問題，制造出更先進的芯片。

以及CFET屬于下一代晶體管技術，是未來發展的重點，該技術的研發有利于我們取得先機。特別是在關鍵技術專利方面，先取得更多的研究成果與專利，對于后期芯片制程的發展是更有利的。