臺積電大方展示1nm封裝工藝，多芯片集成乃大成之關(guān)鍵

在近日舉辦的IEEE國際電子元件會議（IEDM）上，臺積電分享了一個(gè)包含1萬億晶體管的芯片封裝路線。據(jù)悉，這或成為行業(yè)2030年以后發(fā)展的一個(gè)主流趨勢。

按照上圖所示，臺積電2023年正在推進(jìn)3nm級別的N3系列工藝，下一步就是在2025-2027年間鋪開2nm級別的N2系列工藝N2、N2P等，將在單顆芯片內(nèi)集成超過1000億個(gè)晶體管，單個(gè)封裝內(nèi)則能做到超過5000億個(gè)。后續(xù)便是2027年的1.4nm級A14以及2030年完成的1nm級A10制造工藝。

據(jù)悉1nm A10工藝節(jié)點(diǎn)將在單顆芯片內(nèi)集成超過2000億個(gè)晶體管，單個(gè)封裝內(nèi)則超過1萬億個(gè)，相比N2工藝翻一倍。值得注意的是，Intel此前也表示，2030年要做到單個(gè)封裝1萬億個(gè)晶體管。

業(yè)界情況看，目前最復(fù)雜的單芯片是NVIDIA GH100，晶體管達(dá)800億個(gè)。多芯片封裝方面處于領(lǐng)先地位的是各種GPU計(jì)算芯片，Intel Ponte Vecchio GPU Max超過1000億個(gè)晶體管，AMD Instinct MI300A、MI300X分別有1460億個(gè)、1530億個(gè)晶體管。

一直以來，摩爾定律的進(jìn)步始終驅(qū)動著半導(dǎo)體行業(yè)的發(fā)展，但近年來，受限于材料本身的物理特性，制造設(shè)備和工藝、架構(gòu)的瓶頸，摩爾定律的適用性不斷受到質(zhì)疑。當(dāng)代在人工智能、大數(shù)據(jù)、新能源汽車等需求推動下，市場對于高性能芯片需求更為迫切。臺積電表示，將能夠在未來五到六年內(nèi)在性能、功耗和晶體管密度方面提升其生產(chǎn)節(jié)點(diǎn)，會陸續(xù)推出2nm、1.4nm和1nm節(jié)點(diǎn)。

據(jù)臺積電稱，這種趨勢將持續(xù)下去，幾年后，我們將看到由超過1萬億個(gè)晶體管組成的多芯片解決方案。但與此同時(shí)，單片芯片將繼續(xù)變得復(fù)雜，根據(jù)臺積電在IEDM上的演講，我們將看到擁有多達(dá)2000億個(gè)晶體管的單片處理器。臺積電及其客戶必須同步開發(fā)邏輯技術(shù)和封裝技術(shù)，前者為后者提供密度改進(jìn)，這就是臺積電將生產(chǎn)節(jié)點(diǎn)的演變和封裝技術(shù)都包含在同一張幻燈片上的原因。


行業(yè)巨頭布局多芯片集成

目前最大規(guī)模的單體芯片是蘋果的M3 Max，這顆芯片中的晶體管數(shù)量達(dá)到920億個(gè)，采用最先進(jìn)的臺積電3nm工藝制造。而在上一個(gè)工藝節(jié)點(diǎn)上（臺積電4nm），最大的單體芯片是NVIDIA的H100 GPU，其核心集成有800億個(gè)晶體管，芯片面積為814平方毫米。

至于多芯片集成方案，多見于AMD和英特爾的數(shù)據(jù)中心加速卡上，比如AMD今年推出的Instinct MI300X AI加速卡，借助臺積電SoIC 3D片間堆疊和CoWoS先進(jìn)封裝技術(shù)，其內(nèi)部集成了12個(gè)5/6nm工藝的小芯片（HMB和I/O為6nm），晶體管數(shù)量達(dá)到驚人的1530億個(gè)。而英特爾的Ponte Vecchio集成了47個(gè)FPGA和HPC加速器芯片，整套芯片包含了驚人的 1000 億個(gè)晶體管。

在面向普通用戶的產(chǎn)品中，AMD比Intel更早采用了多芯片封裝技術(shù)。早在2017年發(fā)布的EPYC服務(wù)器處理器中，AMD就使用了多芯片模組(MCM)方案，在同一個(gè)處理器封裝內(nèi)集成了多個(gè)芯片級別的組件。在2019年，該技術(shù)應(yīng)用于Ryzen系列消費(fèi)級處理器中，采用Zen2架構(gòu)的AMD Ryzen 3000系列，首次使用晶片分離設(shè)計(jì)，其核心部分使用成本較高的臺積電7nm，IO部分使用12nm，最后將核心和IO兩個(gè)部分集成在同一塊基板上。

隨后，AMD持續(xù)優(yōu)化了Chiplet架構(gòu)，使AMD在性能和性價(jià)比上都占據(jù)明顯優(yōu)勢，獲得了巨大商業(yè)成功。

相比之下，Intel直到2024年底發(fā)布的酷睿Ultra處理器中，才在消費(fèi)級產(chǎn)品上使用了多芯片集成封裝技術(shù)，雖然比AMD的Ryzen系列稍晚，但這標(biāo)志著x86芯片制造商全面進(jìn)入多芯片時(shí)代。

酷睿Ultra具有Compute Tile、Graphics Tile、SoC Tile和I/O Tile四個(gè)小芯片，通過英特爾Foveros 3D封裝技術(shù)連接到一起，在核心架構(gòu)上實(shí)現(xiàn)了異構(gòu)整合。

據(jù)Intel介紹，F(xiàn)overos 3D封裝技術(shù)的核心是通過微觸點(diǎn)（Microbump）在邏輯芯片基板上垂直堆疊多個(gè)裸露芯片，并用TSV（通孔）實(shí)現(xiàn)芯片間的信號垂直互聯(lián)。這種垂直3D封裝方式可以實(shí)現(xiàn)異構(gòu)芯片的混合封裝和匹配，其空間效率和性能密度都很高，大大提升了芯片設(shè)計(jì)的靈活性。

毫無疑問，多芯片集成封裝技術(shù)已經(jīng)成為現(xiàn)在乃至未來五年芯片發(fā)展的重要技術(shù)，同時(shí)也讓我們對過去封裝技術(shù)的演進(jìn)產(chǎn)生了興趣。


ASML稱能保障1nm工藝實(shí)現(xiàn)

大家都知道，高端芯片的生產(chǎn)離不開先進(jìn)的光刻機(jī)。而1nm芯片要實(shí)現(xiàn)真正量產(chǎn)不僅還需要很長時(shí)間，而且還將依賴關(guān)鍵設(shè)備，即下一代EUV光刻機(jī)。

據(jù)悉，下一代EUV光刻機(jī)必須要升級下一代的高NA(數(shù)值孔徑)標(biāo)準(zhǔn)，從現(xiàn)在的0.33 NA提升到0.55 NA，更高的NA意味著更分辨率更高，是3nm之后的工藝必備的條件。

不過，對于下一代EUV光刻機(jī)的供應(yīng)，全球光刻機(jī)巨頭ASML持樂觀態(tài)度。按照ASML的計(jì)劃，下一代EUV光刻機(jī)的試驗(yàn)型號最快2023年就開始出貨，2025年后達(dá)到正式量產(chǎn)能力，不過價(jià)格也不菲，售價(jià)將達(dá)到4億美元以上。

今年5月，ASML也曾發(fā)表文章稱，現(xiàn)有技術(shù)可以實(shí)現(xiàn) 1nm 工藝，摩爾定律可繼續(xù)生效十年甚至更長時(shí)間。

根據(jù)摩爾定律，每隔 18-24個(gè)月，封裝在微芯片上的晶體管數(shù)量便會增加一倍，芯片的性能也會隨之翻一番。不過，增加芯片面積、縮小元件尺寸以及優(yōu)化器件電路設(shè)計(jì)是實(shí)現(xiàn)晶體管數(shù)量翻倍的三個(gè)重要因素。

對此，ASML表示，在過去的15年里，很多創(chuàng)新方法使摩爾定律依然生效且狀況良好。從整個(gè)行業(yè)的發(fā)展路線來看，它們將在未來十年甚至更長時(shí)間內(nèi)讓摩爾定律繼續(xù)保持這種勢頭。

同時(shí)，ASML也指出，在元件方面，目前的技術(shù)創(chuàng)新足夠?qū)⑿酒闹瞥掏七M(jìn)至至少1納米節(jié)點(diǎn)，其中包括gate-all-around FETs，nanosheet FETs，forksheet FETs，以及 complementary FETs等諸多前瞻技術(shù)。此外，光刻系統(tǒng)分辨率的改進(jìn)(預(yù)計(jì)每 6 年左右縮小 2 倍)和邊緣放置誤差(EPE)對精度的衡量也將進(jìn)一步推動芯片尺寸縮小的實(shí)現(xiàn)。

ASML還表示，其EPE路線圖是全方位光刻技術(shù)的關(guān)鍵，將通過不斷改建光刻系統(tǒng)和發(fā)展應(yīng)用產(chǎn)品(包括量測和檢測系統(tǒng))來實(shí)現(xiàn)。

從ASML的表態(tài)來看，芯片縮微化仍然有技術(shù)發(fā)展空間，至少在光刻機(jī)設(shè)備上將有很好保障，加上通過不斷挖掘新工藝、新技術(shù)，探索新方向，1納米芯片工藝未必不可能。