摩爾定律還在延續，下一代芯片技術呼之欲出！
芯片行業的三巨頭——英特爾、三星和臺積電——正在“認真”研究一種新的 3D 器件架構，該架構有望解決當今最先進的納米片技術持續存在的縮放問題。
CMOS 總監 Naoto Horiguchi 表示，三大芯片制造商首次在上個月的國際電子器件會議 (IEDM) 的一場會議上發表演講，暗示他們將在十年內實現互補場效應晶體管 (CFET) 架構的商業化全球研發組織imec的設備計劃。
“所有的巨頭——英特爾、三星、臺積電——都展示了他們的最新成果，”Naoto Horiguchi說。“這是‘三巨頭’第一次在一次會議上公布結果。”
在 CFET 時代到來之前，該行業將經歷三代納米片架構以及 SRAM 等已經停止縮小尺寸的 CMOS 組件的相關問題。2016 年左右開發了 CFET 概念的imec 表示，縮小規模的停滯將迫使高性能計算芯片的設計者分解 SRAM 等 CMOS 功能，并采用將舊技術節點和小芯片拼接在一起的解決方法。
“一些傳統技術，如模擬或 I/O 可能必須通過不同的方案進行集成，”Horiguchi 補充道。“一個例子是使用小芯片技術集成模擬或 I/O。至少部分邏輯和 SRAM 可以通過使用 CFET 架構進行擴展。這是我們目前的期望。”
減緩制程微縮
IMEC 預計，到 2032 年，工藝節點縮小的速度將會放緩，迫使人們更加依賴小芯片和先進封裝的混合搭配使用，以及那些不斷縮小尺寸的高性能邏輯組件。
“僅使用納米片來縮放 CMOS 器件是非常困難的，”Horiguchi 說。“借助 CFET，我們可以認真地繼續器件擴展，然后當然可以將其與小芯片和先進封裝等其他技術相結合，以提高芯片性能。CFET 正在為連續器件擴展開辟一條道路。這就是 CFET 的賣點。”
Imec 預計 CFET 的器件架構將在 2032 年左右超越 1 納米節點。三星將在 2022年率先在 3 納米節點引入納米片/柵極架構。臺積電表示，臺積電將于 2025 年推出帶有 2 納米節點的納米片。
Horiguchi 指出，接觸多晶間距 (CPP)（從一個晶體管柵極到下一個晶體管柵極的距離）是CMOS 器件縮放的關鍵指標。
“主要參與者的 CPP 為 48-45 nm。它接近 CFET 產品的目標尺寸，”他說。“為了實現向更小尺寸的重大轉變，[英特爾、三星和臺積電]必須進行多項工藝創新、工藝改進等。他們不會談論這些工藝創新，但如果沒有這一進展，他們可能無法制造出這樣的設備。”
Horiguchi 表示，這三個芯片制造商可能已將 CFET 開發從實驗室轉移到接近行業標準的中試線上。
上個月，英特爾表示，它在 PMOS（P 溝道金屬氧化物半導體）晶體管上的 3D 堆疊 NMOS（N 溝道金屬氧化物半導體）方面取得了獨特的突破，并結合了背面功率和背面接觸，以最大限度地提高面積和功率交付效率。
在 CFET 架構中，NMOS 和 PMOS 器件相互堆疊。
臺積電器件架構開拓總監 Szuya Liao 在總結臺積電的工作時表示，該公司已經達到了 48 納米 CPP 的標準，Horiguchi 稱這是一個關鍵門檻。
“通過在 NMOS/PMOS FET 之間引入關鍵的垂直隔離以及在柵極和源極/漏極之間引入適當的內部間隔物，我們的垂直堆疊 nFET-on-pFET 納米片晶體管的存活率超過 90%，并表現出高通態電流和低泄漏，實現健康的六個數量級的開/關電流比，”她說。
Liao 表示，通過垂直堆疊 n 型和 p 型 FET，占地面積可以減少一半，晶體管數量可以增加一倍。
“這就像通過在與一個單層單元相同的占地面積上建造兩棟聯排別墅來增加城市密度，”廖說。
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3D芯片堆疊
通過堆疊芯片（在本例中稱為小芯片（Chiplet））來增加可以擠入給定區域的晶體管數量，這既是硅的現在，也是未來。一般來說，制造商正在努力增加芯片之間的垂直連接的密度。但也有一些并發癥。
一是改變了芯片互連子集的布局。從 2024 年末開始，芯片制造商將開始在硅下方構建電力傳輸互連，而將數據互連留在上方。這種被稱為“背面供電”的方案會帶來芯片公司正在研究的各種后果。看來英特爾將在本屆的IEDM討論背面電源對 3D 設備的影響。IMEC 將研究稱為系統技術協同優化 (STCO)的 3D 芯片設計理念的影響。（這個想法是，未來的處理器將被分解為基本功能，每個功能都將位于其自己的小芯片上，這些小芯片將采用適合該工作的完美技術制成，然后這些小芯片將被重新組裝成一個系統使用 3D 堆疊和其他先進封裝技術。）同時，臺積電將解決 3D 芯片堆疊中長期存在的問題——如何從組合芯片中排出熱量。
顧名思義，所謂3D芯片堆疊，是將一個完整的計算機芯片（例如 DRAM）放置在另一個芯片（CPU）之上。結果，電路板上原本相距幾厘米的兩個芯片現在相距不到一毫米。這降低了功耗（通過銅線傳輸數據是一件很麻煩的事情），并且還大大提高了帶寬。
IEEE也表示，當前每一代處理器的性能都需要比上一代更好，從最基本的角度來說，這意味著將更多的邏輯集成到硅片上。但存在兩個問題：一是我們縮小晶體管及其組成的邏輯和存儲塊的能力正在放緩。另一個是芯片已經達到了尺寸極限，因為光刻工具只能在約 850 平方毫米的區域上形成圖案。
為了解決這些問題，幾年來，片上系統開發人員已經開始將其更大的設計分解為更小的小芯片，并將它們在同一封裝內連接在一起，以有效增加硅面積等優勢。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此相鄰設置，并使用短而密集的互連進行連接。既然大多數主要制造商已經就 2.5D 小芯片到小芯片通信標準達成一致，這種類型的集成的勢頭可能只會增長。
但要像在同一芯片上一樣傳輸真正大量的數據，您需要更短、更密集的連接，而這只能通過將一個芯片堆疊在另一個芯片上來實現。面對面連接兩個芯片意味著每平方毫米要建立數千個連接。這也催生了3D芯片堆疊。
Synopsys在一篇博客文章中指出，堆疊芯片之間的數據傳輸通過集成在底部芯片中的 TSV 進行。這些 TSV 是垂直運行的物理柱，由銅等導電材料制成。將堆疊芯片粘合到單個封裝中而不是 PCB 上的多個封裝中，可將 I/O 密度提高 100 倍。采用最新技術，每比特傳輸能量可降低至 30 倍。
至于背面供電，按照IEEE所說，向數十億個晶體管提供電流正迅速成為高性能 SoC 設計的主要瓶頸之一。隨著晶體管不斷變得越來越小，為晶體管提供電流的互連線必須排列得更緊密、更精細，這會增加電阻并消耗功率。這種情況不能再繼續下去：如果電子進出芯片上的設備的方式沒有發生重大變化，我們將晶體管制造得再小也無濟于事。
在當今的處理器中，信號和功率都從上方到達硅[淺灰色]。新技術將分離這些功能，從而節省電力并為信號路線騰出更多空間[右]。
幸運的是，我們有一個有前途的解決方案：我們可以使用長期以來被忽視的硅的一面。
為了從 SoC 獲取電源和信號，我們通常將最上層金屬（距離晶體管最遠）連接到芯片封裝中的焊球（也稱為凸點）。因此，為了讓電子到達任何晶體管以完成有用的工作，它們必須穿過 10 到 20 層越來越窄和曲折的金屬，直到它們最終能夠擠到最后一層局部導線。這種分配電力的方式從根本上來說是有損耗的。于是，我們利用晶體管下方的“空”硅，這正是imec開創的一種稱為“埋入式電源軌”或 BPR 的制造概念。該技術在晶體管下方而不是上方建立電源連接，目的是創建更粗、電阻更小的電源軌，并為晶體管層上方的信號承載互連釋放空間。
AI芯片性能再度提高
據報道，慕尼黑工業大學（TUM）的Hussam Amrouch教授領導的研究團隊開發出了一種可用于人工智能的架構，其功能是同類內存計算方法的兩倍。據稱，創新的新型芯片技術集成了數據存儲和處理功能，大大提高了效率和性能。這些芯片受到人腦的啟發，預計將在三到五年內上市，需要跨學科合作才能達到行業安全標準。
據悉，Amrouch團隊利用被稱為鐵電場效應晶體管（FeFET）的特殊電路應用了一種新的計算模式。幾年內，這可能會被證明適用于生成式人工智能、深度學習算法和機器人應用。
實際上，他們的基本理念很簡單：以前的芯片只在晶體管上進行計算，而現在它們也是數據存儲的位置。這樣既省時又省力。Amrouch說：“因此，芯片的性能也得到了提升。”
隨著人類需求的不斷提高，未來的芯片必須比以前的更快、更高效。因此，它們不能迅速升溫。如果它們要支持諸如無人機飛行時的實時計算等應用，這是必不可少的。
“像這樣的任務對計算機來說是極其復雜和耗能的，”研究人員說。
對芯片的這些關鍵要求可以用數學參數TOPS/W來概括：“每秒每瓦特的太赫茲運算量”。這可以看作是未來芯片的重要技術指標：當提供一瓦（W）功率時，處理器每秒（S）能執行多少萬億次運算（TOP）。
這款新型人工智能芯片可提供885 TOPS/W。這使得它比同類人工智能芯片（包括三星公司的MRAM芯片）的功能強大一倍。而目前普遍使用的CMOS（互補金屬氧化物半導體）芯片的運行速度在10-20 TOPS/W之間。
具體而言，研究人員從人類那里借鑒了現代芯片架構的原理。Amrouch說：“在大腦中，神經元負責處理信號，而突觸則能夠記住這些信息，他描述了人類如何能夠學習和回憶復雜的相互關系。”
為此，芯片使用了"鐵電"（FeFET）晶體管。這種電子開關具有特殊的附加特性（施加電壓時極性反轉），即使在切斷電源的情況下也能存儲信息。此外，它們還能保證在晶體管內同時存儲和處理數據。
Amrouch認為：“現在，我們可以構建高效的芯片組，用于深度學習、生成式人工智能或機器人等應用，例如，在這些應用中，數據必須在生成的地方進行處理。”
