后摩爾時代，如何把握半導體封測行業(yè)機會？

近一年來,半導體需求不斷增加,與此同時,疫情導致海外廠商供應鏈失衡。“缺芯”潮下,產(chǎn)業(yè)發(fā)展的高景氣度有增無減。據(jù)了解,國內(nèi)半導體封裝規(guī)模增速高于全球,先進封裝未來增速將更高。

一、封裝規(guī)模:受益于半導體產(chǎn)業(yè)向大陸轉(zhuǎn)移,國內(nèi)封測市場增速高于全球

封測分為封裝環(huán)節(jié)和測試環(huán)節(jié),根據(jù)Gartner統(tǒng)計,封裝環(huán)節(jié)價值占封測比例約為80%-85%,測試環(huán)節(jié)價值占比約15%-20%。

全球封測市場規(guī)模穩(wěn)定增長,國內(nèi)封測市場增速高于全球。據(jù)Yole數(shù)據(jù),全球封測市場規(guī)模保持平穩(wěn)增長,2020年達594億美元,同比+5．3%。受益于半導體產(chǎn)業(yè)向大陸轉(zhuǎn)移,國內(nèi)封測市場高速發(fā)展,增速顯著高于全球,據(jù)中國半導體行業(yè)協(xié)會數(shù)據(jù),2020年國內(nèi)封測行業(yè)市場規(guī)模達2510億元,同比+6．8%,2016年至2020年CAGR約12．5%。

圖:2020年全球封測行業(yè)市場規(guī)模預計同比+5．3%

圖:2020年中國封測規(guī)模達2510億元,同比+6．8%

二、芯片發(fā)展進入后摩爾時代,先進封裝已成為提升電子系統(tǒng)及性能的關(guān)鍵環(huán)節(jié)

據(jù)英特爾知名人士分析,集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個月便會增加一倍。換言之,處理器的性能每隔兩年會翻一倍。

然而近些年,隨著芯片工藝不斷演進,硅的工藝發(fā)展趨近于其物理瓶頸,晶體管再變小變得愈加困難:

一方面,技術(shù)難度迅速加大。在2011年以前,傳統(tǒng)晶體管結(jié)構(gòu)都是平面的,傳統(tǒng)平面晶體管結(jié)構(gòu)隨著制程升級漏電等缺陷越發(fā)明顯,因此英特爾自22nm,三星和臺積電分別從14nm和16nm制程節(jié)點時期引入FinFET(鰭式場效應晶體管)技術(shù),一直沿用到目前最先進的5nm制程。然而再往下的制程時,FinFET技術(shù)也遇到了瓶頸,晶圓廠將使用GAAFET(Gate-All-Around,閘極環(huán)繞場效應晶體管)等新技術(shù),GAAFET是更加立體和復雜的3D晶體管,因此難度更高。同時由于“一代設(shè)備,一代工藝”,對于決定制程突破關(guān)鍵的上游設(shè)備廠商來說,難度也進一步加大,以光刻機為例,ASML是全球唯一有能力制造EUV光刻機的廠商,而面向3nm及更先進的工藝,晶圓廠將需要一種稱為高數(shù)值孔徑(high-NA)EUV的新技術(shù),據(jù)ASML年報披露,正在研發(fā)的下一代采用high-NA技術(shù)光刻機要等到2024年才能量產(chǎn)。

另一方面,由于隨著技術(shù)節(jié)點的不斷縮小,集成電路制造設(shè)備的資本投入越來越高,僅有少數(shù)幾家晶圓龍頭有能力繼續(xù)往先進制程突破。制程越先進,生產(chǎn)技術(shù)與制造工序越復雜,制造成本呈指數(shù)級上升趨勢。例如當技術(shù)節(jié)點向5nm甚至更小的方向升級時,普通光刻機受其波長的限制,其精度已無法滿足工藝要求,需要采用昂貴的EUV光刻機,1臺EUV價格約14億元。或者采用多重模板工藝,重復多次薄膜沉積和刻蝕工序以實現(xiàn)更小的線寬,使得薄膜沉積和刻蝕次數(shù)顯著增加,意味著需要更多的光刻機、刻蝕和薄膜沉積等設(shè)備。以5nm節(jié)點為例,設(shè)備支出高達31億美元,是14nm納米的2倍以上,28nm的4倍左右。

圖:隨著技術(shù)節(jié)點升級,集成電路制造的設(shè)備投入呈大幅上升的趨勢

因上述原因,摩爾定律逐漸放緩,后摩爾時代到來,先進封裝因能同時提高產(chǎn)品功能和降低成本是后摩爾時代的主流發(fā)展方向。半導體封裝技術(shù)發(fā)展大致分為四個階段,全球封裝技術(shù)的主流處于第三代的成熟期,主要是CSP、BGA封裝技術(shù),目前封測行業(yè)正在從傳統(tǒng)封裝(SOT、QFN、BGA等)向先進封裝(FC、FIWLP、FOWLP、TSV、SIP等)轉(zhuǎn)型。

先進封裝與傳統(tǒng)封裝以是否焊線來區(qū)分,先進封裝主要有倒裝芯片(FC)結(jié)構(gòu)的封裝、晶圓級封裝(WLP)、2．5D封裝、3D封裝等。分為兩個方向:(1)小型化:3D封裝突破傳統(tǒng)的平面封裝的概念,通過單個封裝體內(nèi)多次堆疊,實現(xiàn)了存儲容量的倍增,進而提高芯片面積與封裝面積的比值。(2)高集成:系統(tǒng)級封裝SiP能將數(shù)字和非數(shù)字功能、硅和非硅材料、CMOS和非CMOS電路以及光電、MEMS、生物芯片等器件集成在一個封裝內(nèi),在不單純依賴半導體工藝縮小的情況下,提高集成度,以實現(xiàn)終端電子產(chǎn)品的輕薄短小、低功耗等功能,同時降低廠商成本。

圖:傳統(tǒng)封裝向倒裝芯片、晶圓級封裝演進

在5G、消費電子、物聯(lián)網(wǎng)、人工智能和高性能計算等更高集成度的廣泛需求下,先進封裝市場增速預計將高于傳統(tǒng)封裝。據(jù)Yole數(shù)據(jù)及預計,全球先進封裝市場規(guī)模2024年預計近440億美元,2018-2024年CAGR預計達8．2%。而在同一時期,傳統(tǒng)封裝市場規(guī)模CAGR預計僅為2．4%,整個IC封裝產(chǎn)業(yè)市場規(guī)模預計CAGR為5%。