半導體大廠競逐3D IC
半導體行業幾十年來一直依靠平面縮放來提高性能，但這種方法已經面臨物理極限。隨著人工智能應用需求不斷增長，英特爾、臺積電和三星等主要晶圓廠正在研發全面解決方案，為下一代計算設備提供支持，3D IC成為半導體大廠布局的重點。
AI應用加速3D IC開發進程
3D IC是通過垂直堆疊芯片并利用 TSV（硅通孔）實現更高密度的三維集成技術。與當前主流的先進封裝技術，如 2.5D 封裝、Chiplet、扇出型封裝等，同屬于后摩爾時代提升芯片性能的關鍵技術。3D IC 是先進封裝技術中垂直集成的極致體現，通常面向更高性能的計算場景。其他技術相對更注重靈活性與成本平衡。
一直以來，各大半導體廠商都在開發3D IC相關技術。不過近年來掀起熱潮的AI大模型卻是真正意義上的全芯片堆疊技術蓬勃發展的最重要契機。臺積電業務發展與全球銷售高級副總裁張曉強表示：“晶體管技術和先進封裝集成必須齊頭并進，才能為客戶提供完整的產品級解決方案。3D架構技術組合對我們而言已經變得至關重要。”
英特爾代工高級副總裁兼總經理Kevin O’Buckley也表示：“每個人都在談論內存墻問題。隨著我們不斷增加內核數量，并將計算性能推向更高水平，首要任務就是滿足數據處理的需求。3D就是一個例子，我們可以利用芯片面積的很大一部分來放置SRAM，而無需犧牲那些仍然需要用于計算的芯片面積。”
解決工藝材料核心問題
3D IC是利用垂直方向的空間來堆疊和互連多層電子元件。這種方法固然顯著縮短了元件之間的物理距離，從而提高了芯片性能，降低了功耗，并縮小了尺寸。但是子系統的需求也更加復雜，在制造工藝、材料科學和設計方法都面臨新的挑戰。
TSV是3D堆疊的重要技術方向之一，其工藝直接影響互連密度與良率，需要突破更高的深寬比極限。在刻蝕工藝上，更先進的等離子刻蝕技術不斷涌現，能夠實現更高的深寬比和更精確的孔形狀控制，滿足日益小型化芯片的需求。在填充材料方面，除了傳統的銅，新的低電阻、高可靠性導電材料正在研發與應用，如一些合金材料和碳納米管復合材料等，有望進一步降低信號傳輸損耗。
芯片對芯片鍵合技術對于實現 3D 集成中芯片間的可靠性連接也至關重要。當下，芯片對芯片鍵合技術的研究重點集中在提高鍵合精度、速度與可靠性上。鍵合技術實現芯片間物理與電氣連接，向無凸點、高密度演進。
臺積電：基于 SoIC 的系統級整合
臺積電一直在積極開發3D-IC的各種集成策略，近年來逐漸形成以SoIC（System-on-Integrated-Chip）為核心、結合CoWoS（Chip-on-Wafer-on-Substrate）和硅光子技術的完整技術體系，覆蓋從邏輯堆疊到異構集成的全鏈條。
作為 SoIC 首發客戶，AMD 將 MI300 的 CPU、GPU 和 HBM 通過 SoIC 與 CoWoS 結合，實現帶寬超 5TB/s 的 AI 芯片。臺積電業務發展和全球銷售高級副總裁Kevin Zhang強調：“晶體管技術和先進封裝集成必須齊頭并進，才能為客戶提供完整的產品級解決方案。3D fabric技術組合對我們變得非常重要。”
臺積電正開發SoIC 2.0，目標將互連節距從當前的9μm 進一步縮小至5μm，并引入背面供電（BSPDN）技術，提升電源效率和散熱能力。
臺積電還在研發將硅基光電子集成到3D-IC設計中，以提高信號效率。臺積電的COUPE（緊湊型通用光子引擎）平臺可將電子芯片與光子芯片垂直堆疊，通過硅光子技術實現光信號直接輸入芯片，功耗較傳統電互連降低10 倍以上。
英特爾：Foveros 3D 封裝的量產與升級
英特爾在 3D IC 領域的開發進展已形成以Foveros為核心、結合EMIB和PowerVia技術的完整技術體系，覆蓋從邏輯堆疊到異構集成的全鏈條。Foveros 通過混合鍵合（Hybrid Bonding）和TSV（硅通孔）實現芯片垂直堆疊，支持邏輯芯片、存儲芯片及光子芯片的高密度集成。
2024 年，Foveros 產能從 2023 年的2000片/月提升至4000-5000片/月，并計劃 2025 年達到8000片/月。蘋果已進入 Foveros 試產階段，計劃 2025-2026 年在Mac和iPad中量產，利用 3D 堆疊降低功耗和成本。
英特爾正開發Foveros 2.0，目標將互連節距從當前的 9μm 進一步縮小至5μm，并引入背面供電技術，提升電源效率和散熱能力。英特爾也在積極開發光連接技術，以增強3D IC產品的性能。
三星：X-Cube架構持續推進
三星在 3D IC 領域的開發以X-Cube為核心，覆蓋從邏輯堆疊到異構集成。X-Cube 通過硅通孔和混合鍵合實現芯片垂直堆疊，支持邏輯芯片、存儲芯片及光子芯片的高密度集成。TCB（熱壓鍵合）方面，25μm 微凸塊間距已實現量產，I/O 密度較傳統方法提升 2 倍，熱阻降低 5%。HCB（混合銅鍵合）的4μm 微凸塊間距已完成驗證，I/O 密度提升 70 倍，功率降低 33%，計劃用于未來的SF4/5節點的HPC芯片。
三星正在開發光學 I/O 技術，通過硅光子技術實現光信號直接輸入芯片。其光子介質層集成，即在封裝中介層嵌入光子鏈路，連接邏輯芯片與 HBM，已完成樣品驗證。
在熱管理技術方面，三星正在開發微流體冷卻技術，在芯片內部嵌入微米級冷卻通道，散熱效率較傳統風冷提升3倍。
三星計劃將 3D IC 與下一代制程（如 SF4X、SF2P）結合，以實現更好的協同效果。
